Intel开发出业内首个3D晶体管技术

【5月5日太平洋电脑网重庆站】2011年5月5日，英特尔今天表示，在微处理器上实现了历史性的技术突破：成功开发世界首个3D晶体管，名叫Tri-Gate。据英特尔介绍说，3-D Tri-Gate晶体管能够支持技术发展速度，它能让摩尔定律延续数年。该技术能促进处理器性能大幅提升，据称新技术将用在未来22纳米设备中。

　　通过使用3D晶体管，芯片可以在低电压和低泄露下运行，从而使性能和能耗取得大幅改进。在低电压条件下，22纳米的3-D Tri-Gate晶体管比英特尔32纳米平面晶体管性能提高37%。这意味着它能用在许多小的手持设备中。另外，在相同的性能条件下，新的晶体管耗电不及2D平板晶体管、32纳米芯片的一半，以此猜测，Intel很可能希望藉此扭转其在消费类数码产品市占率的劣势。

　　早在去年年底的的IEDM2010大会上，就有对Intel公司在22/20nm节点的动向这个问题的各种版本的猜测。有些人认为Intel会继续使用基于体硅的技术，另外一些人则认为Intel会转向全耗尽型SOI技术，还有的消息来源甚至宣称Intel有计划在22或15nm制程节点转向三门晶体管技术。

　　但无论是对哪一种新制程技术，基于3D结构的穿硅互联技术（TSV:through-silicon vias)无疑是最好用的“万精油”型通配技术，假如哪一家厂商可以在合理控制成本的基础上量产基于TSV技术的产品，那么他们无疑将占据非常有利的地位。

　　目前，在开发3D晶体管技术的厂商分为两大阵营，以IBM为代表的阵营，似乎计划在22nm制程时转向FD-ETSOI，而到15nm制程时启用finFET结构（IBM的3D晶体管技术）；以Intel为代表的阵营，原计划22nm仍采用传统技术，15nm才转向三门结构。Intel似乎在移动数码产品领域受到了强大的压力，而不得不将箱底绝活提前拿出。

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关于IBM的FD-ETSOI技术介绍

　　FD-ETSOI技术概况：IBM公司在2010年12月份曾经展示了一种基于ETSOI（extremely thin SOI：超薄SOI）的FD-ETSOI工艺。这种工艺仍然基于传统的平面型晶体管结构，不过这种工艺的SOI层厚度则非常薄，这样便可以采用全耗尽工艺，能够显著减小短通道效应(SCE)的影响。

　　ETSOI技术能将SOI层的厚度缩小到极低的水平，使用这种技术之后，22nm制程中的SOI层的厚度仅有6.3nm，而传统的SOI层厚度通常在 20nm以上，发展到15nm制程，SOI层的厚度还可以进一步被缩小到5nm左右。据IBM表示，尽管由Soitec公司提供，能用于制造ETSOI产品的SOI晶圆数量仍十分有限，但他们已经可以把这种SOI层的厚度误差控制在±5 nm左右。

　　不过ETSOI技术也有其难点，由于SOI层的厚度极薄，因此很容易受到损坏。而且为了避免对SOI层造成损坏，在制造漏/源极时不能采用传统破坏性较强的离子注入技术，必须采用就地掺杂技术(in-situ doping)。“我们采用的是不会损害ETSOI层的就地掺杂技术。我们首先生成栅极隔离层，然后在漏源区用外延技术沉积生长出漏/源极，形成外延层（图中的epi）并在漏/源极的生长过程中同时就地掺杂所需的杂质元素，然后我们会对晶体管进行加热处理，令漏源极中的掺杂原子向沟道方向扩散，形成扩散层（图中的ext）。而加热处理过程中我们使用的尖峰退火技术（spike anneal ）则不会对ETSOI层的结构造成不必要的损害。”

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　　据IBM阵营相关人士表示，“平面型晶体管结构并不需要对传统的工艺进行太多改进，过去30年来人们所使用的很多技术都可以应用在平面型结构的ETSOI里，而要进一步升级为finFET结构，所需要的制造工艺则复杂得多，这种技术对光刻和蚀刻技术提出了很高的要求。”由此可见，Intel提前释出

　　除了以上所述的的技术之外，用于制造场效应管沟道的半导体材料下一步也有可能会发生变化。在去年的IEDM会议上，斯坦福大学的教授 Krishna Saraswat曾表示，当沟道宽度降至10nm左右时，必须采用新材料来制造沟道。据他估计，业界将首先开发出NMOS管使用III-V族元素构建沟道，PMOS管使用锗元素构建沟道的技术，然后再向PMOS/NMOS统一采用III-V族元素制造沟道的方向发展。转向使用III-V族元素将大大减小器件的工作电压和管子的能耗，可将工作电压减小至0.5V。不久之前，Intel便介绍了他们在使用这种技术制造的QWFET场效应管方面取得的新进展，当时他们向这种晶体管结构中引入了High-K栅极氧化物层。